除此之外，18A 之 GAA 架构已配备内部间隔层（Inner Spacer）。
关于 Power Via 背面供电技艺，英特尔此前已说明 18A 之 SRAM 并未采用 Power Via 预案。
与业界常见之 HD / HP 同间距但晶体管数量不同之做法不同，18A 之 HD 与 HP 库均维持 5 名鳍片，但 HD 库采用 32nm 间距，而 HP 库则为 36nm 间距。
相比之下，三星之 SF3 工艺直到 SF2 节点才引入该架构，此凸显之不同代工厂于技艺成熟度上之差异。
相比之下，三星之 SF3 工艺直到 SF2 节点才引入该架构，此凸显之不同代工厂于技艺成熟度上之差异。
Panther Lake 之逻辑最小栅极间距为 76nm，而 SRAM 位线间距为 52nm，两者之间存显著差异。
此份呈文通过对芯片物理实现之详细拆解，呈现之 18A 工艺于初期量产阶段之确凿技艺面貌，同时也勾勒出英特尔前景 14A 工艺之技艺演进路径。
然而，即便有此种便利，英特尔要想实现稳固之量产工艺仍非易事。
此意味之，14A 之 SRAM 为具备采用 Power Via 技艺本领之。
IT之家 2 月 21 日消息，剖析师 @jukan05 今日转发之一份关于英特尔 Panther Lake 之深度技艺剖析呈文，揭示之首款基于 Intel 18A 制程工艺之 CPU 货品之枢纽设计参数。
GAA 间距与背面供电之妥协 实在而言，逻辑芯片部分采用 G50H180 规格，SRAM 芯片面积为 0.023μm²，此与英特尔此前披露之讯息一致。
于产能与良率方面，呈文提到，Panther Lake 目前仍处于良率爬坡阶段，且当前货品全部采用相待更易制造之 HP 库。
Dart。呈文指出，虽英特尔官方解释为背面供电对 SRAM 提供之收益不明显，而根本缘由于于技艺限制。
尽管 Intel 18A 宣称可实现 32nm 之 M0 间距，但此仅适用于 HD 库（对应 H160）。
值得注意之为，逻辑与 SRAM 均采用 HP 库，但两者最小间距差异较大。
GAA 全环绕栅极晶体管之间距为衡量工艺前卫性之枢纽指标。
于金属层方面，前端（FS）共有 15 层金属层，后端（BS）共有 6 层金属层，其中 BM5 层实质上可视为 RDL（重分布层）。
剖析认为，先不考虑英特尔承诺之 32nm 间距，仅从当前量产货品来看，即使于 36nm 上，良率稳固仍需一些时日。
于金属层间距上，其最小金属间距（M0）为 36nm。
M0 金属层则采用铜。
14A 将改用 BSCON 技艺，直接从背面连接到晶体管之源偏激子，从而摆脱 GAA 间距之约束。
于材料层面，18A 之 MEOL（中段制程）接触孔以及 BEOL（后段制程）之 V0/V1 层仍采用钨，而非此前传闻中之钼。
此印证之一名观点：GAA 工艺本身与光刻设备之关联度有尽，甚至于光刻设备受限时，反而可通过 GAA 来放宽间距要求。
半导体之难度远不止于光刻机，极紫外光刻仅为入场券，真正之角逐于于蚀刻、沉积、清洗等更难之工艺整顿本领，而此正为台积电居先于英特尔与三星之核心领域。
目前尚未公布 GAA 枢纽尺寸（CD），因此无法进一步反推出 GAA 间距。
呈文提到，18A 逻辑 GAA 间距达 76nm，甚至远大于中芯国际 N+3 工艺之 32nm 鳍片间距。
党的建设。18A 之 Power Via 技艺为于 GAA 架构之间插入电源通孔，将背面供电连接至前端中段金属层（MEOL）接触层，并向源极提供电力。
好消息为，此一限制将于 14A 节点得到处置。
然则，此要求 GAA 间距须足够大，否则 Power Via 无法通过。
按照业内普遍认知，若要于 SRAM 单元中实现 Power Via，仅插入 NN 间距一项就需将单元高度增 1.1 倍。
马克思主义中国化。Panther Lake 芯片之裸晶圆尺寸（Die size）约为 110mm²，芯片内所有区域，包括逻辑芯片与 SRAM 芯片，均采用之高性能（HP）库，而非通常用于提升密度之高密度（HD）库。
剖析认为，英特尔谋划于 14A 节点引入钼，但 14A 之 M0 间距仍然较大，仅略小于 18A，因此目前尚无必要采用钌。
除此之外，18A 之 GAA 架构已配备内部间隔层（Inner Spacer）。
此一差异背后则为技艺之现状权衡。